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台积电(tsmc 台湾积体电路制造股份有限公司,简称:台积电,英文:tsmc)3纳米(nm) N3彻底露馅了!对比5纳米(nm) N5几乎毫无差别

发布日期:2022-12-17 网站维护

虽然谁都不愿意承认摩尔定律(Moore's law)已死,但是制程工艺的提升(Boosting)越来越难了,台积电(tsmc 台湾积体电路制造股份有限公司,简称:台积电,英文:tsmc)就在3纳米(nm)上遇到了极大的麻烦。

台积电(tsmc 台湾积体电路制造股份有限公司,简称:台积电,英文:tsmc)曾经宣称,3纳米(nm) N3工艺相比于5纳米(nm) N5可将集成密度增加60-70%之多。

但是,台积电(tsmc 台湾积体电路制造股份有限公司,简称:台积电,英文:tsmc)的最新一份论文中承认,N3工艺的SRAM单元的面积为0.0199平方μm(微米),相比于N5工艺的0.021平方μm(微米)只缩小了区区5%!

更糟糕的是,所谓的第二代3纳米(nm)工艺N3E,SRAM单元面积为0.021平方μm(微米),也就是和N5工艺毫无差别!

这种情况下的晶体管密度,只有每平方毫米约3180万个。

与此同时,Intel(Intel 英特尔) 7工艺(原10纳米(nm) E顺丰(SF))的SRAM单元面积为0.0312平方μm(微米),Intel(Intel 英特尔) 4工艺(原7纳米(nm))则缩小到0.024平方μm(微米),改进幅度为23%,已经和台积电(tsmc 台湾积体电路制造股份有限公司,简称:台积电,英文:tsmc)3纳米(nm)工艺相差无几。

照这么看,Intel(Intel 英特尔)的工艺改名也是有几分道理的。

另外,有数据表明,到了2纳米(nm)及之后的工艺,晶体管密度将达到每平方毫米6000万个左右,但需要所谓的“叉片”(forksheet)晶体管,而且还要等好几年。

SRAM在现代(Hyundai)芯片(半导体芯片)中一般用作缓存,比如锐龙9 7950X里的81MB缓存,比如英伟达(NVIDIA) AD(AD AnalogDeviceIncprintstacktrace,类比设备公司)102核心里的123MB缓存,它们往往需要先进的工艺支持,否则面积和成本会非常夸张。

当下,据网站(网站维护)分析,考验新工艺的第一步,普遍就是看SRAM的尺寸和密度有没有明显改进。

看起来,芯片(半导体芯片)厂商们越来越多使用chiplet小芯片(半导体芯片)和各种复杂封装技术的路子是对的,单纯依靠制程工艺越来越行不通。

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